計結就硬了,Lab 1是刻iterative的乘法器跟除法器,要做val/rdy的interface,測試的話說要用unit test,但我沒碰過這個還不太確定這個部分loading多少……應該說這堂課的環境建置對我來說相對陌生,被vivado寵壞太久了XD
說起來之前跟台大電機的聊這部分的時候就想說,專業部分感覺還是有差,蠻希望學校在教相關課程的時候跟他們一樣教學生去考慮合成等等的問題,不要跟我一樣每次模擬過了就覺得過了,實際上根本不能用啊
ICLAB之類的應該就沒有這種問題,我不太確定電機系怎麼教的,只是覺得資工教的有點淺了